ファウンドリー最大手、台湾積体電路製造（TSMC）は米国時間24日、次世代1.6ナノメートル製造プロセスに相当する最新の製造プロセス技術「TSMC A16」を発表した。人工知能（AI）やハイパフォーマンス・コンピューティング（高性能計算、HPC）向けで、ライバルのインテルやサムスン電子の1.4ナノより1年早く2026年から量産する計画だ。TSMCは、「ナノ（N）」時代に終わりを告げ、「オングストローム（Å、0.1ナノメートルを示す単位）」時代に突入したと宣言した。26日付自由時報などが報じた。

　TSMCは米国時間24日、米国カリフォルニア州サンタクララで30周年の技術フォーラムを開催し、2000人が集まった。5月14日に欧州で、23日に台湾で開催する。

　TSMCは、今後の製造プロセスはナノの「N」ではなくオングストロームの「A」を使うと説明した。

　魏哲家（シーシー・ウェイ）・総裁は、AIは今後データセンターだけでなく、パソコンやモバイル端末、自動車、モノのインターネット（IoT）にも組み込まれると指摘し、TSMCは世界最先端の半導体製造技術や3次元IC（3D IC）技術で、顧客のAIの夢を実現すると語った。

　TSMC A16はナノシートトランジスタ構造とバックサイド・パワーレール（裏面電源配線）を採用した。2ナノメートル製造プロセス「N2P」より処理速度が8～10％向上し、消費電力が15～20％低減する。チップの密度は2.1倍に高まる。

　高価な次世代の高NA（開口数）「High-NA」極端紫外線（EUV）露光装置を必要としないため、コストも抑えられる。

　A16はデータセンター向け製品で、スマートフォン以外の顧客がまず採用すると説明した。

　インテルは、27年までに1.4ナノ相当の「14A」プロセスを量産する計画だ。サムスン電子も27年に「SF1.4」を量産する計画だ。

　業界では、2ナノ以降のオングストローム時代もTSMCがファウンドリー市場で優位と予想されている。

26年にCPO導入

　TSMCは同日、シリコンフォトニクス（SiPh）技術「COUPE（コンパクト・ユニバーサル・フォトニック・エンジン）」を研究開発（R＆D）している段階で、25年に小型プラグインコネクター向けの認証を終え、26年には先進パッケージング（封止）「チップ・オン・ウエハー・オン・サブストレート（CoWoS、コワース）」を統合したコパッケージド・オプティクス（CPO）を導入する計画だと明らかにした。

　CPOは、ムーアの法則（半導体の集積密度は18～24カ月で倍増する）を超える光通信チップのキー技術といわれ、世界中の半導体メーカーが取り組んでいる。

　TSMCは、CoWoSは顧客のAI革命の鍵で、ロジックICやメモリーを3次元集積（3D IC）化すると説明した。顧客はCoWoSとSoIC（システム・オン・インテグレーテッド・チップス）やほかのデバイスを組み合わせ、システム・イン・パッケージ（SiP）化すると指摘した。

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